第２５回　ラピダスをどう見たら良いのか（２）

　前回（第２０回）の続きです。

　前回は、「半導体開発は２ｎｍで終わりではなく、その先には１．４ｎｍ、１．０ｎｍが控えています。『先端半導体を周回遅れで実現』という、何だかよく分からないようなことにならなければいいと思います。」という言葉で締めました。最先端の２ｎｍは、２０２５年末までにＴＳＭＣ、サムスン、インテルの各社が相次いで量産化しています。一方のラピダスは、２０２４年の年末に装置を搬入し、２０２５年７月にトランジスタ動作を確認したと言っています。量産化は２０２７年の後半に開始し、本格量産は２０２８年とされていますので、大手からは２年以上の遅れとなりそうです。ひとまず現段階では周回遅れであるように見えます。

　この点においては、関係者は折り込み済みであるのか、３月２３日付けの日経新聞の記事で、次々世代の１ｎｍではＴＳＭＣと半年差になるようにする目標であることが伝えられました。一体何を根拠に差を詰められると計算しているのでしょうか。考えられるのは、各企業が２ｎｍで新たに採用したトランジスタのＧＡＡ構造が、１．４ｎｍ以降もしばらく続いていくため（注１）、２．０ｎｍの開発に成功すれば、そのあとの微細化の壁は、そこまで高くはないと見込んでいるのだろうということです。

　ラピダスのサイトの中に、東哲郎取締役会長のメッセージとして、「2nmという困難を乗り越えた先に差別化技術がある」が掲載されています。この中に「振り子モデル」という言葉がでてきます。トランジスタ構造がＦｉｎＦＥＴからＧＡＡになるタイミングが、ちょうど振り子が上がりきった速度ゼロの状態なので、ここがゲームチェンジのタイミング（参入する好機）だと、イメージを語っています。果たしてそれで振り子が動き出したときに、本当に他社以上の速さで振ることが出来るのだろうかと心配にはなります。

　ともあれ、仮に前工程の技術は確立できたとして、後工程の方はどうなのでしょうか。ラピダスは、前工程と後工程を一気通貫で行うＲＵＭＳ（Rapid and Unified Manufacturing Service）の構築を目指しているのだと言います。ラピダスのコンセプトはスピード重視で、前工程のチップを短ＴＡＴで製造し、さらにこれを隣接する後工程の工場で素早くパッケージに組み立てることで、顧客に最速で製品を提供することを企業価値とする方針です。これも２０２７年までに、前工程から後工程までを完備した量産体制を確立することを目標に掲げていると言います。政府からの支援で、１２７０億円がチップレット技術などの後工程の技術開発に割り当てられるということも、昨年３月時点で決まっていました。

　気になるのは他社の状況です。ラピダスが開発している２．５～３Ｄ実装技術については、ＴＳＭＣはＣｏＷｏＳ（Chip on Wafer on Substrate）を自社で持っています。ラピダスはインターポーザーの大型化に向けて開発をしている様子ですが、それはＴＳＭＣも行っていることです。また、サムスンには同様のパッケージとしてＩ－Ｃｕｂｅなどがあり、インテルはもともとＥＭＩＢ（Embedded Multi‑die Interconnect Bridge）でもって、この分野では先行していました。しかもインテルは後工程の遅さが競争力を削いでいたとの反省から、現在は内製を強化し、生産のスピードを急速に上げようとしていると聞きます。

　ラピダスの戦略は、これらの企業と張り合わず、小規模なビジネスを取っていくことにあるとされていますから、後工程において技術的な優位性を確立することはそこまで重要ではないのかもしれませんが、仮に２ｎｍ以降のプロセスでＴＳＭＣが独り勝ちのような格好になってきたときには、サムスンやインテルがラピダスのビジネス領域に降りてくる可能性はないのでしょうか。

　そうなると、製造のスピードだけでなく、設計も含めたトータルのスピードでの勝負になるのではないのかと思ってしまいます。少なくとも設計資産であるマクロ、ＧＡＡのセルライブラリや専用のＩＰなどが揃っている必要があるような気がしますが、すでにＧＡＡで量産を開始しているＴＳＭＣなどからは、現時点ではこの点でも遅れているのではないかと想像します。

　このことに関してラピダスは、ＰＤＫ（Process Design Kit）という顧客企業向けの設計データのセットを今年３月から提供開始したと言います。現時点のバージョンは０．５相当だと言います。ベータ版といったところでしょうか。ラピダスの場合には、そもそも２ｎｍの製造技術を確立する過程で、同時に設計フローも構築していく方針だとされています。ラピダス独自の開発であるＲａａｄｓ（Rapidus AI-Agentic Design Solutions）によって、製造装置から得られるデータを逐次設計にフィードバックして、こうした設計環境自体の構築を進めながら、顧客の設計のスピードを上げるというようなニュアンスと受け取りました。また、この動きにはラピダスと顧客企業だけでなく、ＮＥＤＯや国立大学が研究開発に参加し、ＥＤＡではジーメンスの協力を得るなど、コンソーシアムの形をとって進められている様です。

　つい最近まで、日本で２ｎｍの半導体チップを設計できる実力があるのはソシオネクストくらいと聞いていました。いまこうしてキヤノンのような新規参入顧客が現れているということは、２ｎｍの設計の経験がない企業でも参入できる環境構築を進めているということだと思います。しかし、顧客の側に設計力が乏しければ、それだけラピダス側の負担は重くなるはずで、顧客が増えると開発のスピードが鈍化する恐れはないでしょうか。そこをうまく解決していける目途は立っているのだろうかとも思います。

　以上、前回と今回で、技術的な観点から困難に見えること、心配なことを、いろいろと述べてきました。
しかし２ｎｍのトランジスタはできていますし、製品化ができる可能性が無い訳ではないだろうと思います。お金と時間をかければ、必ずいつか実現はできるだろうと思います。とはいえ、それがビジネスとして成り立つのかどうかは別問題です。むしろビジネス的な困難性は、技術的困難性を上回るのではないかと思われます。次回以降は、そのあたりを考えてみたいと思います。

２０２６年　４月２１日

注１）ＩＭＥＣの技術ロードマップによれば、今後０．７ｎｍまではＧＡＡ構造が続き、５ｎｍから先はＧＡＡを進化させたＣＦＥＴ（シーフェット）構造になるとされています。ＣＦＥＴは、ＣＭＯＳを構成するＮｃｈＭＯＳとＰｃｈＭＯＳの両方をＧＡＡ構造のもとに縦積みすることで、集積度を上げる技術です。